チップ設計・EDAエンジニアリング：1ナノを切る半導体をソフトウェアで扱う仕事

1 ナノを下回るほど、ソフトウェアの仕事はむしろ増える

2026年6月25日、IBMは世界初となる1ナノメートル未満のチップ技術を公開した。0.7ナノ（7オングストローム）ノードで、爪ほどのチップ上にトランジスタを約1千億個載せる。2021年に出した2ナノチップのおよそ二倍の密度だ。要点は、トランジスタをさらに小さく削るのではなく、三次元に積み上げる「ナノスタック」構造にある。IBMは2ナノ比で性能を最大50%引き上げるか、電力効率を最大70%高めたとし、量産までは早くても5年ほどかかるとの見通しも添えた。すぐ買えるチップではなく、ムーアの法則は終わったという通念にまだ道が開いていることを示すデモに近い。

ここで押さえておきたいのは、こうしたチップはもはや人の手だけでは描けないという事実だ。トランジスタ1千億個を配置し配線し、1ナノを切る領域で漏れる電流や発熱を一つひとつ検証する作業は、EDA（電子設計自動化）ソフトウェアなしには成り立たない。ノードが微細になるほど設計自動化ツールの比重は大きくなる。実際、チップ設計工数の60〜70%が検証に費やされ、その検証はますますコードと自動化アルゴリズムが支える。半導体業界が2030年までに100万人を超える人材を追加で必要とするという試算の背景には、シリコンを直接扱う製造エンジニアだけでなく、そのシリコンをコードで扱うソフトウェア・EDAエンジニアの需要も同時に膨らんでいる現実がある。日本の新卒採用でも、半導体メーカーがソフトウェア寄りの設計・検証職を年々厚く採り始めている。

ハードウェアの言葉とソフトウェアの言葉を両方使う

この仕事は、ハードウェアとソフトウェアのどちらか一方の言語だけでは届かない。まずはデジタル回路とコンピュータアーキテクチャの基礎だ。RTLをVerilogやVHDL、あるいはSystemVerilogで記述し、合成やタイミングがどこで崩れるかを読めなければならない。日本市場ならルネサスやソニーセミコンダクタ、キオクシア、そしてPreferred Networksのようなアクセラレータ設計の現場でこの力が直接使われる。新卒で入り、バックエンドの素養を持ち込んで検証や自動化から値を出していく経路も少なくない。

検証エンジニアが今もっとも貴重だ。SystemVerilogとUVM（汎用検証方法論）でテストベンチを書き、カバレッジを埋め、AIベースのバグ予測ツールを併用する人材である。そこに、EDAツールを単に使う水準を超えて、スクリプティングで設計フロー全体を自動化する力が加わる。PythonとTclで合成・配置・検証のパイプラインを編み、ツールが吐く数十ギガバイトのログを解析してボトルネックを突き止める作業だ。近年はAIベースのEDAが入り込み、機械学習で配置最適化や回帰テストの選別を扱う手の価値も上がっている。一つの軸だけを深掘りするより、回路を読む目とその回路を自動化するコードを一手に握る人が、この席の中心に立つ。

検証の一部分から始まる

新卒や若手は通常、検証の一部やEDAフローの一段階から始める。特定モジュールのテストベンチを書いてカバレッジを埋めたり、合成・タイミングのスクリプトに手を入れながら、ツールチェーンが実際にどう流れるかを覚える。この段階の肝は、チップがコードの上でどう検証され、どこで設計が崩れるかを手で学ぶことだ。ファウンドリやファブレスの検証チーム、EDAベンダー（シノプシス・ケイデンス・シーメンス）、そしてアクセラレータ系スタートアップが主な出発点になる。

シニアに進むと、一つのモジュールを超えて検証方法論と自動化インフラ全体を設計する側へ重心が移る。新しいチップの検証戦略を立て、回帰環境を構築し、AIツールをフローのどこに組み込むかを判断する。さらに上はEDA・方法論アーキテクトだ。次世代ノードでどのツールとフローが要るかを設計の初期に決め、シリコンチームとソフトウェアチームの制約を通訳する。IBMの0.7ナノがそうだったように、1ナノを切るチップは自動化ツールが支えなければ描けない。ノードが小さくなるほど、そのツールを作り扱う手の価値は上がる。半導体とソフトウェアが分かれず一つの流れに束ねられる今、その間を埋めるエンジニアは真っ先に必要とされる。