이 분야가 중요한 이유

2026년 6월 25일, IBM은 세계 첫 1나노미터 미만 칩 기술을 공개했다. 0.7나노(7옹스트롬) 노드로, 손톱만 한 칩 위에 트랜지스터를 거의 1천억 개 올린다. 2021년에 내놓은 2나노 칩보다 밀도가 대략 두 배다. 핵심은 트랜지스터를 더 작게 깎는 게 아니라 3차원으로 쌓아 올리는 ‘나노스택’ 구조라는 점이다. IBM은 2나노 대비 성능을 최대 50% 끌어올리거나 전력 효율을 최대 70%까지 높였다고 밝혔고, 양산까지는 빨라야 5년쯤 걸린다는 전망을 함께 내놨다. 당장 살 수 있는 칩이 아니라, 무어의 법칙이 끝났다는 통념에 길이 아직 열려 있다는 시연에 가깝다.

여기서 짚어야 할 건, 이런 칩은 더 이상 사람 손으로만 그릴 수 없다는 사실이다. 트랜지스터 1천억 개를 배치하고 배선하고, 1나노 밑에서 새는 전류와 발열을 일일이 검증하는 일은 EDA(전자설계자동화) 소프트웨어가 없으면 불가능하다. 노드가 미세해질수록 설계 자동화 도구의 비중은 더 커진다. 실제로 칩 설계 공수의 60~70%가 검증에 들어가고, 그 검증은 갈수록 코드와 자동화 알고리즘이 떠받친다. 반도체 업계가 2030년까지 100만 명 넘는 인력이 더 필요하다는 추정이 나오는 배경에는, 실리콘을 직접 만지는 공정 엔지니어뿐 아니라 그 실리콘을 코드로 다루는 소프트웨어·EDA 엔지니어 수요가 함께 폭증하고 있다는 현실이 깔려 있다.

필요한 역량

이 일은 하드웨어와 소프트웨어 어느 한쪽 언어만으로는 닿지 않는다. 먼저 디지털 회로와 컴퓨터 구조의 기본기다. RTL을 베릴로그나 VHDL, 혹은 SystemVerilog로 기술하고, 합성과 타이밍이 어디서 깨지는지 읽을 줄 알아야 한다. 한국 시장이라면 삼성전자 파운드리·시스템LSI, SK하이닉스, 그리고 퓨리오사AI·리벨리온 같은 NPU 설계사에서 이 역량을 직접 쓴다. 네카라쿠배 출신이 백엔드에서 넘어오는 경우도 적지 않은데, 그때 가장 빠르게 값을 만드는 길이 검증과 자동화 쪽이다.

검증 엔지니어가 지금 가장 귀하다. SystemVerilog와 UVM(범용검증방법론)으로 테스트벤치를 짜고, 커버리지를 메우고, AI 기반 버그 예측 도구를 함께 쓰는 사람이다. 여기에 EDA 도구를 단순히 쓰는 수준을 넘어 스크립팅으로 설계 흐름 전체를 자동화하는 능력이 붙는다. 파이썬과 Tcl로 합성·배치·검증 파이프라인을 엮고, 도구가 뱉는 수십 기가바이트의 로그를 파싱해 병목을 찾아내는 일이다. 최근에는 AI 기반 EDA가 들어오면서, 머신러닝으로 배치 최적화나 회귀 테스트 선별을 다루는 손도 값이 오른다. 한 가지만 깊게 파기보다, 회로를 읽는 눈과 그 회로를 자동화하는 코드를 한 손에 쥔 사람이 이 자리의 중심에 선다.

커리어 경로

주니어는 보통 검증 한 조각이나 EDA 흐름의 한 단계에서 시작한다. 특정 모듈의 테스트벤치를 짜고 커버리지를 채우거나, 합성·타이밍 스크립트를 손보며 도구 체인이 실제로 어떻게 흐르는지 익힌다. 이 단계의 핵심은 칩이 코드 위에서 어떻게 검증되는지, 어디서 설계가 깨지는지를 손끝으로 배우는 것이다. 파운드리·팹리스의 검증팀, EDA 벤더(시높시스·케이던스·지멘스), 그리고 NPU 스타트업이 주된 출발선이다.

시니어로 가면 한 모듈을 넘어 검증 방법론과 자동화 인프라 전체를 설계하는 쪽으로 무게가 옮겨간다. 새 칩의 검증 전략을 세우고, 회귀 환경을 구축하고, AI 도구를 흐름에 어떻게 끼워 넣을지 판단한다. 더 올라가면 EDA·방법론 아키텍트다. 다음 세대 노드에서 어떤 도구와 흐름이 필요할지를 설계 초기에 결정하고, 실리콘 팀과 소프트웨어 팀 사이의 제약을 통역한다. IBM의 0.7나노가 그랬듯 1나노 밑의 칩은 자동화 도구가 받쳐주지 않으면 그릴 수 없다. 노드가 작아질수록 그 도구를 만들고 다루는 손의 값은 더 오른다. 반도체와 소프트웨어가 갈라지지 않고 한 흐름으로 묶이는 지금, 둘 사이를 메우는 엔지니어는 가장 먼저 필요해진다.