为什么这个领域重要

2026年6月25日，IBM公开了世界首个低于1纳米的芯片技术：0.7纳米（7埃）节点，在一块指甲大小的芯片上塞进近千亿个晶体管，密度约为它2021年发布的2纳米芯片的两倍。要点在于，它不再把晶体管削得更小，而是把它们三维堆叠起来，IBM称之为"纳米堆叠"架构。公司宣称相比2纳米性能最高提升50%，或能效最高提高70%，并预计量产最快还需五年。这不是一块马上就能买到的芯片，而更像一次演示：摩尔定律已终结的说法之外，路其实还开着。

值得留意的是，这样的芯片已经无法只靠人手绘制。把千亿个晶体管布局、布线，并在1纳米以下逐一验证漏电流与发热，离开EDA（电子设计自动化）软件就无从谈起。节点越精细，设计自动化工具所占的比重就越大。事实上，芯片设计工时的60%到70%花在验证上，而这套验证越来越靠代码和自动化算法来支撑。当分析师估计这个行业到2030年还需要超过一百万名从业者时，他们描述的不只是直接接触晶圆的制造工程师，还有用代码驾驭硅的软件与EDA工程师——后者的需求同样在急速膨胀。

所需技能

这份工作，单凭硬件或软件任何一方的语言都够不着。先要打好数字电路与计算机体系结构的底子：用Verilog、VHDL或SystemVerilog描述RTL，并读懂综合与时序在哪里崩。在中国市场，这类能力直接用在中芯国际、华为海思，以及寒武纪、地平线这样的加速器设计现场。不少工程师从BAT这样的大厂后端转过来，而转过来后最快做出价值的路，就是验证与自动化。

验证工程师眼下最为稀缺：能用SystemVerilog和UVM（通用验证方法论）编写测试平台、补齐覆盖率，并配合AI驱动的缺陷预测工具的人。在此之上，还要有超越"只会用EDA工具"的层次、用脚本把整条设计流程自动化的能力——用Python和Tcl把综合、布局布线、验证的流水线串起来，再解析工具吐出的数十GB日志，揪出瓶颈。近年AI驱动的EDA开始进场，用机器学习处理布局优化或回归测试筛选的那双手，价值也水涨船高。只在一根轴上深挖并不够；既有读懂电路的眼力、又握着自动化代码的人，才站在这个位置的中心。

职业路径

初级工程师通常从验证的一小片或EDA流程的某一段入手。为某个模块写测试平台、补齐覆盖率，或调试综合与时序脚本，在过程中摸清工具链究竟如何流转。这一阶段的核心，是用手学会芯片如何在代码之上被验证、设计又在哪里崩裂。晶圆厂与无晶圆厂的验证团队、EDA厂商（新思、楷登、西门子），以及加速器创业公司，是主要的起跑线。

升到资深，重心从单个模块移向设计整套验证方法论与自动化基础设施。你为新芯片制定验证策略、搭建回归环境，并判断AI工具该嵌入流程的哪一环。再往上是EDA与方法论架构师，在设计周期早期就拍板：下一代节点需要哪些工具与流程，并在硅团队与软件团队之间为双方的约束做翻译。正如IBM的0.7纳米所展示的，低于1纳米的芯片，若没有自动化工具在底下托着便无法绘出。节点越小，打造并驾驭这些工具的手就越值钱。如今半导体与软件不再分家而被拧成一股流，能把两者之间填上的工程师，会最先被需要。